Das MonoFlipflop und eine praktische Anwendung
- Elektronik-Minikurse: Inhaltsverzeichnis WICHTIG: Diverse technische Infos
- Elektronik-Minikurse: Philosophie (Sinn, Vorwissen, Praxisbezug)
- Hilfe bei Leserfragen. (WICHTIG: Unbedingt zur Kenntnis nehmen!)
- Simulieren und Experimentieren, ein Vorwort von Jochen Zilg
- Autor: Thomas Schaerer Opamp-Buch Timer555-Buch
Einleitung
Das Wort MonoFlipflop ist eine Wortschöpfung von mir. Dieses Wort bringt
schlicht zum Ausdruck, dass hier eine CMOS-Schaltung im Spiel ist, die
sowohl eine Flipflop- als auch eine Monoflopfunktion ausübt und für
diese beiden Funktionen nur gerade ein einziges D-Flipflop zum Einsatz
kommt. Das zweite D-Flipflop des selben IC
(CD14013B oder
MC14013B)
dient als retriggerbares Monoflop zum Entprellen eines Tasters. Monoflop
ist die Abkürzung von der Bezeichnung Monostabiler Multivibrator.
Mit diesem Inhalt lernt der Elektronikanfänger, dass man Datenblättern
nicht unkritisch glauben sollte. So gibt es hier einen signifikanten
Unterschied zwischen den Datenblätter der beiden Hersteller dieser
beiden elektronisch kompatiblen ICs. Das zusätzlich wichtige Diagramm
des einen Herstellers zeigte mir, dass die so genannte Wahrheitstabelle,
welche die logischen Zustände beschreibt, unvollständig ist. Diese
Tabelle wird hier mit erläuternden Worten ergänzt.
Dieser Elektronik-Minikurs startet mit einem kurzen Einblick, dass man
mit gewissen digitalen CMOS-ICs auch analoge Signale verstärken kann.
Dies soll ein Wink mit dem Zaunpfahl dafür sein, dass es mit etwas
Fantasie und Freude an Elektronik leicht ist, mehr aus digitalen
CMOS-ICs herauszuholen, als das was man in den Datenblättern und in den
üblichen Application-Notes liest. Das Monoflipflop ist zwar kein
Fantasieprodukt, aber ein Produkt das beim Entwurf etwas Fantasie
voraussetzte.
CMOS ist flexibel
Gewisse digitale CMOS-Logikschaltungen können begrenzt sogar zur
Verstärkung analoger Signale eingesetzt werden. Diese Möglichkeit kann
vor allem dann interessant sein, wenn man Digitales und Analoges
zusammenhängend realisieren will und die Schaltung mit wenig Bauteilen
auskommen soll. Allerdings sind den verstärkenden Anwendungen Grenzen
gesetzt. Der niedrige Klirrfaktor von Verstärkerschaltungen mit
preiswerten Operationsverstärkern (Opamps) - z.B. LF356, TL071 oder
TLC071 - kann nicht erreicht werden. Es soll hier auch nur am Rande, als
Auftakt zum Hauptthema, auf diese Möglichkeit hingewiesen werden. Es
geht zur Hauptsache darum die Aufmerksamkeit zu wecken, dass auch
analoge Signale deshalb leicht verarbeitet werden können, weil die
Widerstände von CMOS-Eingängen extremst hochohmig sind und der
Arbeitspunkt bei der halben Betriebsspannung liegt. Beides trifft für
TTL-ICs nicht zu.
Im alten von Elektronikern sehr geschätzte Buch
Linear-Applications-Handbook von
National-Semiconductor-Corporation (NSC) gibt es ein spezielles
Kapitel zum Thema "CMOS-Linear-Applications". Es ist die
Application-Note AN-88. AN-88 zeigt, wie man mit digitalen CMOS-ICs
(Inverter) analoge Verstärkerschaltungen realisiert. NSC bietet leider
keine Webseite, worauf diejenigen angewiesen
sind, die das Buch nicht haben. Glücklicherweise springt
Fairchild-Semiconductor
mit der Application-Note
AN-88
in diese Lücke. Wir beschäftigen uns mit diesem Thema in gekürzter Form
mit Bild 1:
Beide Schaltungen sind AC-gekoppelte Verstärker. C1 und R2 wirken
eingangsseitig je als passives Hochpassfilter erster Ordnung mit
niedriger Grenzfrequenz. In der dimensionierten Schaltung 1.2 sind es
etwa 1.6 Hz. Betrachten wir zunächst die Schaltung 1.1. Die starke
DC-Gegenkopplung mit R1 sorgt dafür, dass sich am Ausgang eine
Arbeitspunktspannung einstellt, die etwa der halben Betriebsspannung des
IC entspricht. Das Verhältnis von R1 zu R2 sorgt für die AC-gekoppelte
Spannungsverstärkung, die allerdings nur sehr klein dimensioniert werden
kann, weil die offene Schlaufenverstärkung (Verstärkung ohne
Gegenkopplung, Open-Loop-Gain) solcher CMOS-Inverter mit 10 bis 25 sehr
niedrig ist. Im Vergleich dazu sind bei Opamp Werte von 100'000 und mehr
die Regel. Motorola hatte diese Open-Loop-Gains an den CMOS-Logic-ICs
MC14011, MC1401 und MC14007 untersucht und im
McMOS-Handbook
(1974) veröffentlicht. In den beiden Schaltungen in Bild 1 wird der
MM74C04 eingesetzt. Dies ist der Vorläufer der Highspeed-Version 74HC04.
Das Schaltbild 1.2 zeigt eine Kaskadierung von drei Invertern mit einer
Open-Loop-Verstärkung von je etwa 10 bis 25, was eine
Produkt-Open-Loop-Verstärkung von 1000 bis fast 16'000 ergibt.
Entsprechend der Dimensionierung von R1 und R2 ergibt sich eine
Closed-Loop-Verstärkung von 10.
Wer sich für diese Schaltungen interessiert, muss selbst etwas
experimentieren. Ich habe mich, ausser mit ein paar wenigen Versuchen,
nie speziell mit Verstärkern befasst, die sich aus CMOS-Invertern
zusammensetzen. Ich kann daher auch nichts über die Stabilität (Tendenz
zum Oszillieren, abhängig von der Verstärkung und von der kapazitiven
Last am Ausgang) und Signalqualität (Total Harmonic Distortion)
aussagen. Ich kann experimentell nur bestätigen, dass man mit solchen
CMOS-Invertern analoge Signale verstärken kann. Aus Gründen der
Stabilität darf man nur ungepufferte Inverter oder Gatter für analoge
Schaltungen einsetzen. Kein B-Suffix am Ende der IC-Nummer!
Diese kurze Ausführung von CMOS-Logik-Bausteinen für den analogen
verstärkenden Einsatz soll bloss deren Flexibilität zeigen. Eine
Eigenschaft, die im folgenden Hauptthema sich ebenso vorteilhaft
auswirkt. Es werden hier Tricks gezeigt (Bilder 5 und 6), die mit den
älteren digitalen TTL-ICs nur sehr schlecht bis gar nicht realisiert
werden können.
Das Doppel-D-Flipflop CD4013B oder MC14013B
Beide ICs sind elektrisch kompatibel und pinkompatibel. MC14013B wurde früher von Motorola hergestellt. Heute wird mit diesem IC die gesamte MC14xxx-CMOS-Familie von ON-Semiconductor produziert. CD4013B, ursprünglich ein Produkt von National-Semiconductor (NSC), wird aktuell mit der gesamten CD4xxx-CMOS-Familie von Texas-Instruments (TI) produziert.
Teilbild 2.1 zeigt schematisch das Doppel-D-Flipflop CD4013B, bzw.
MC14013B. Das B am Schluss der Typenbezeichnung bedeutet, dass die
Ausgänge gepuffert sind. Man erkennt dies, wenn man sich im Datenblatt
das
Logic-Diagram
ansieht. Es hat zwischen der Schaltung und den Ausgängen Q und /Q zwei
Inverterstufen (im roten Rechteck). Dies sind die beiden Buffer mit dem
Vorteil, dass die Belastung von Q und /Q sich nicht auf die
Funktionsfähigkeit der Logikschaltung auswirkt, ausser wenn einer der
beiden Ausgänge auf einen Eingang geschaltet wird. Dann gilt dies für
diesen Ausgang nicht mehr. Dies trifft dann zu, wenn durch eine
Verbindung zwischen /Q und D ein Toggle-Flipflop (T-Flipflop) realisiert
wird, wie dies Teilbild 2.2 zeigt. In diesem Fall sollte man /Q nicht
zusätzlich belasten. Diese Art ein T-Flipflop zu erzeugen, ist neben dem
Einsatz eines JK-Flipflop, State of the Art.
Was bedeuten in Teilbild 2.1 die Anschlüsse dieser beiden D-Flipflops? D
(Data), CLK (Clock, Takt), S (Set) und R (Reset) sind Eingänge. Q ist
der Ausgang, der nichtinvertierend auf den Logikpegel an D nach einem
Taktsignal an CLK reagiert. Ebenso reagiert Q auf eine Triggerung an S
(Q = HIGH) und an R (Q = LOW). /Q verhält sich invertierend zu Q. Das
folgende Kapitel vertieft dieses Thema an Hand der so genannten
Wahrheitstabelle.
Die Wahrhheitstabelle des CD4013B und des MC14013B
Bild 3 zeigt zwei Wahrheitstabellen. Die Tabelle 3.1 ist die Kopie aus
dem Datenblatt des CD4013B oder des MC14013B. Die Tabelle 3.2 ist die
selbe von mir erweitert. Was hat es mit dieser Erweiterung auf sich?
Zu dieser Erweiterung kommt man entweder durch eigenes Experimentieren
mit dem CD4013B oder MC14013B, oder man liest das Datenblatt des
MC14013B, weil da gibt es ein Diagramm das im Datenblatt des CD4013B
fehlt. Im Datenblatt zum
MC14013B
gibt es Figure 2 mit dem Titel: Dynamic-Signal-Waveforms (Set,
Reset, Clock and Output). Dieses Diagramm ist hier in Teilbild
3.4 unterhalb "Wahrheits-Tabelle erweitert" (Teilbild 3.2)
wiedergegeben.
Die folgende Erklärung zur erweiterten Wahrheitstabelle schreitet von
Zeile zu Zeile:
Zeilen 1 und 2: Die steigende Flanke des Taktsignales am
CLK-Eingang überträgt den logischen Zustand am D-Eingang zum Q-Ausgang
und invertiert zum /Q-Ausgang. Mit diesen beiden Zeilen ist leicht
erkennbar wie man aus einem D-Flipflop ein T-Flipflop realisiert: Man
verbindet den Ausgang /Q mit dem Dateneingang D. Dadurch ändert sich
nach jeder steigenden Taktflanke am CLK-Eingang der logische Zustand am
D-Eingang. Die Folge davon ist, dass eine solche Schaltung die
Taktfrequenz (CLK) halbiert. Q und /Q erzeugen die halbe Taktfrequenz
als zeitsymmetrisches Recktecksignal (Tastgrad = 0.5) bei periodisch
konstantem Taktsignal. /Q ist zu Q stets invertiert. Das Funktionieren
der Frequenzteilung setzt voraus, dass die beiden Eingänge S (Set) und R
(Reset) inaktiv, d.h. auf LOW gesetzt sind. Auch dies zeigen die Zeilen
1 und 2.
Zeile 3: Auch hier sind die beiden Eingänge S und R inaktiv, also
ebenfalls auf LOW gesetzt. D ist mit einem Kreuz markiert. Dies
bedeutet, dass es keine Rolle spielt ob an D ein LOW- oder ein
HIGH-Pegel anliegt. Dem ist so, weil CLK mit der fallenden Flanke keine
Auswirkung auf die logischen Zustände der Ausgänge Q und /Q hat. Deshalb
werden diese Ausgänge, bezüglich des logischen Pegels, ebenfalls mit Q
und /Q bezeichnet. Es gelten ganz einfach die Logikpegel welche gerade
anliegen. Das bedeutet schliesslich nichts anderes, dass das Flipflop
nur auf die eine, hier die steigende Flanke triggert. Genau genommen ist
Zeile 3 redundant, weil ein Flipflop das auf beide Flanken triggert,
keinen Sinn macht.
Zeile 4: Eingang R ist aktiv (HIGH) und logisch korrekt muss S
inaktiv (LOW) sein. CLK und D haben Kreuze und das bedeutet, dass es
egal ist ob an CLK eine aktive steigende Flanke erfolgt und/oder an D
ein HIGH- oder LOW-Pegel anliegt, weil es passiert einfach nichts. Der
HIGH-Pegel an R drückt dem D-Flipflop seinen Stempel auf, in dem dieser
bestimmt, dass Q solange auf LOW bleibt, wie R auf HIGH liegt.
Zeile 5: Eingang S ist aktiv (HIGH) und logisch korrekt muss R
inaktiv (LOW) sein. CLK und D haben Kreuze und das bedeutet, dass es
egal ist ob an CLK eine aktive steigende Flanke erfolgt und/oder an D
ein HIGH- oder LOW-Pegel anliegt, weil es passiert auch hier nichts. Der
HIGH-Pegel an S drückt dem D-Flipflop seinen Stempel auf, in dem dieser
bestimmt, dass Q solange auf HIGH bleibt, wie S auf HIGH liegt.
Zeilen 6 und 7: Diese beiden Zeilen wiederholen in einem gewissen
Sinne die beiden Zeilen 4 und 5, die jedoch unvollständig sind. An den
Eingängen R und S sieht man hier Impulse anstelle von Logikpegeln. Ein
kurzzeitiger HIGH-Impuls an R setzt das D-Flipflop zurück, Q ist LOW und
/Q ist HIGH. Ein kurzzeitiger HIGH-Impuls an S setzt das D-Flipflop, Q
ist HIGH und /Q ist LOW. Voraussetzung für diese Funktion ist, dass CLK
auf LOW liegt. Man betrachte dazu bitte das Impuls-Diagramm 3.4
unterhalb der erweiterten Wahrheitstabelle 3.2. Man sieht dort, dass die
RS-Flipflop-Funktion nur möglich ist wenn CLK auf LOW liegt.
Zeile 8: Wenn R und S auf HIGH sind, dann sind auch Q und /Q
auf HIGH gesetzt sind. Es spielt dabei, wie in den Zeilen 4 und 5,
keine Rolle was dabei an CLK und/oder D geschieht.
Der erste Schritt zum MonoFlipflop
Teilbild 4.1 zeigt die typische Funktionsweise eines Toggle-Flipflop
(T-Flipflop), realisiert mit einem D-Flipflop durch die Verbindung von
/Q mit D. Jede steigende Flanke des Taktsignales an Ue (CLK) ändert den
Logikpegel an Ua (Q). Jedesmal wenn Ua auf HIGH gesetzt ist, besteht
zusätzlich die Möglichkeit mit der Reset-Taste diesen HIGH-Pegel auf LOW
zurückzusetzen. Dies illustriert der zweite Resetimpuls im Diagramm 4.2.
Voraussetzung dafür, dass die Reset- und auch eine Setfunktion korrekt
arbeitet, ist, dass Ue (CLK) in diesem Moment auf LOW ist. Man muss
daher dafür sorgen, dass die Taktimpulse nur aus feinen Nadelimpulsen im
Mikrosekunden-Bereich bestehen. Das ist leicht mit einem RC-Glied zu
realisieren, wie wir noch sehen werden im Kapitel "Prellfreies
ansteuern des MonoFlipflop".
Wenn die Reset-Taste nicht gedrückt ist, setzt der Pulldownwiderstand R1
den Reseteingang R auf LOW. Über Pullup- und Pulldownwiderstände lesen
wir mehr im Elektronik-Minikurs:
Das MonoFlipflop
Anstelle der Reset-Taste und des Pulldownwiderstandes in Teilbild 4.1
sieht man hier in der Schaltung (Teilbild 5.1) ein RCD-Netzwerk,
bestehend aus R1, R2, D und C1, zwischen Q-Ausgang und R-Eingang. Dieses
Netzwerk erzeugt die Monoflop-Funktion. Die beiden Diagramme 5.2 und 5.3
erklären wie die Schaltung des MonoFlipflop funktioniert.
Monoflop: Diagramm 5.2 zeigt was geschieht, wenn die
Taktperiode an Ue (CLK) grösser ist als die Impulsdauer an Ua, die durch
die Zeitkonstante R1*C1 definiert ist. Mit der steigenden Flanke des
ersten Taktimpulses an Ue wird das T-Flipflop gesetzt und der Ausgang Ua
(Q) geht auf HIGH (= +Ub). Nun beginnt C1 sich über R1 aufzuladen. Durch
die zunehmende Ladung von C1 steigt die Spannung UR (R für
Reset) am Reseteingang. Übersteigt UR etwa die halbe
Betriebsspannung +Ub/2, wird das T-Flipflop zurückgesetzt. Ua (Q) geht
auf LOW, der Ausgangsimpuls von etwa 5 Minuten ist beendet und C1
entladet sich sehr schnell über D und R2 (~60 ms). R2 dient nur zum
Schutz der Elektronik des Q-Ausganges vor zu hohem C1-Entladestrom ohne
R2. Damit ist der Anfangszustand für den nächsten Taktimpuls an Ue (CLK)
wieder hergestellt. Der Wert von R2 ergibt sich aus dem maximal
zulässigen Pin-Strom des CD4013 von 10 mA (Maximum-Ratings DC or
Transient). Diese 10 mA treten bei +Ub = 18 VDC (ebenfalls
Maximum-Ratings) auf, wenn C1 bei der maximal möglichen Ladespannung von
+Ub über D und R2 entladen wird. Bei niedrigerer Betriebsspannung +Ub
kann man den Wert von R2 reduzieren, falls unbedingt notwendig.
Mono- und Flipflop: Diagramm 5.3 zeigt was geschieht,
wenn vor Ablauf der Monoflop-Impulszeit ein weiterer Taktimpuls an Ue
eintrifft? Dann wirkt die Funktion des T-Flipflop und der Ausgang Ua (Q)
wird vorzeitig auf LOW zurückgesetzt. Mit dem nächsten Takt an Ue wieder
auf HIGH und mit dem übernächsten wieder auf LOW. Fazit: Ist die
Taktperiode an Ue kürzer als die Monoflop-Impulszeit, arbeitet die
Schaltung als T-Flipflop, ist sie grösser, arbeitet sie als Monoflop.
Daher nenne ich diese Schaltung
MonoFlipflop. Damit kann man eine weitere
Schaltung oder ein Gerät einschalten, verzögert automatisch abschalten
lassen oder mit der selben Taste vorzeitig abschalten, aber jederzeit
auch wieder erneut einschalten.
Mit einem zusätzlichen Schalter S kann man die verzögerte Abschaltung
(Monoflop-Funktion) unterbinden, weil dadurch der Reset-Eingang auf LOW
gesetzt wird. In diesem Fall hat man ein reines Toggle-Flipflop. Auf
diese Weise bleibt die an Ua angeschlossene Schaltung so lange in
Betrieb, bis man ein weiteres Mal die Taste an Ue betätigt.
Keine hohe Präzision: Wenn lange Impulszeiten zum Einsatz kommen
sollen, benötigt man für C1 eine grosse Kapazität und für R1 einen
grossen Widerstand. Für C1 kommen dann vorzugsweise hochqualitative
Tantal-Elkos in Frage, damit der Leckstrom möglichst niedrig bleibt. Der
Lecksstrom eines Tantalelko ist aber meist immer noch so gross, dass die
Berechnung mit der RC-Zeitkonstante in Bezug auf die Triggerschwelle zu
ungenau ist. Die Impulsdauer ist wegen dem Reststrom des Tantalelko
meist etwas grösser als man erwartet. Man muss meist mit R1 empirisch
abgleichen. Eine Timerschaltung dieser Art taugt nur, wenn die Toleranz
der Impulsdauer keine grosse Rolle spielt, - wie z.B. für eine
automatisch verzögerte Abschaltung eines batteriebetriebenen Gerätes.
Prellfreies ansteuern des MonoFlipflop - Definitive Schaltung
Würden wir den CLK-Eingang (Ue) des MonoFlipflop in Bild 5 direkt mit
einer Taste (EIN/AUS-Taste mit R1 in Bild 6) steuern, würde das
MonoFlipflop durch das Kontaktprellen mehrfach gesetzt und
zurückgesetzt. Die Schaltung wäre so unbrauchbar. Daher wird hier in
Bild 6 das zweite D-Flipflop des CD4013B oder MC14013B als
Entprell-Monoflop (D-FF1) eingesetzt. Ein reines Monoflop also. Auch das
geht ganz einfach mit einem D-Flipflop. Man setzt den D-Eingang konstant
auf HIGH und die erste steigende Taktflanke am CLK-Eingang setzt den
Q-Ausgang auf HIGH. Solange man allerdings die Taste drückt, fliesst ein
Strom durch R6 in die Basis zum NPN-Transistor T1. Dadurch schliesst
seine Kollektor-Emitter-Strecke C1 kurz. C1 wird durch R2 erst dann
aufgeladen, wenn die Taste losgelassen wird und T1 öffnet. Die Ladung
von C1, und somit die Zeit bis zum Reset, dauert nach Loslassen der
Taste etwa 100 ms. Lange genug damit das Prellen beim Öffnen der Taste
nicht wirksam werden kann. Der HIGH-Pegel auf Q bleibt solange man die
Taste drückt plus diese 100 ms, wie es die kleine Impulsgraphik in Bild
6 zeigt. Man kann auf R6 und T1 verzichten, wenn man dafür die
Zeitkonstante R2*C1 wesentlich grösser wählt. Sie sollte dann minimal
eine Sekunde betragen, denn die Taste muss vor dem Ende des 1s-Impulses
minus die Prellzeit der Taste losgelassen werden. Wartet man zu lange,
riskiert man beim Loslassen der Taste eine unerwünschte prellende
Impulsfolge zum CLK-Eingang des Langzeit-MonoFlipflop.
R6 ist so hochohmig gewählt, dass ein Entladestrom von C1 über T1,
alleine wegen dessen Stromverstärkung, ausreichend begrenzt bleibt.
Dadurch wird T1 von einem zu hohen Stromimpuls wirksam geschützt.
Taktflanken: An dieser Stelle möchte ich noch ganz wichtig darauf
hinweisen, dass langsame analoge Spannungsänderungen nur an
pegelsensitiven Eingängen, wie beim Set- oder Reseteingang, zulässig
sind, jedoch auf gar keinen Fall an flankensensitiven Eingängen, wie bei
Takteingängen (CLK)! Das Datenblatt schreibt bei solchen Eingängen meist
auch ganz klar vor wie gross die maximalen Flankenanstiegs- und
Flankenabfallzeiten (Maximum Clock Rise- and Falltime) sein dürfen. Beim
CD4013B und MC14013B sind es 10 µs bei einer Betriebsspannung von 10
VDC.
Das Entprell-Monoflop ist eine etwas exotische Methode mechanisch
erzeugte Impulse zu entprellen. Es geht dabei nicht um eine Schaltung
mit geringst möglichem Aufwand. Es steckt das Lernziel zugrunde,
schaltungstechnisch etwas dazu zu lernen, das unüblich aber trotzdem
sinnvoll ist. Gerade dann, wenn z.B. ein mechanischer Kontakt, den man
unbedingt einsetzen muss, eben nur in der Form einer Arbeitskontaktes
zur Verfügung steht. Wenn man mit einem Umschaltkontakt oder Umtaster
arbeiten kann, geht's auch mit weniger Aufwand mit einem RS-Flipflop.
Im Kapitel "Der erste Schritt zum MonoFlipflop" wird bereits
darauf hingewiesen, dass die Impulsdauer (der HIGH-Pegel) am Takteingang
des Langzeit-Monoflipflop kurz sein muss in Relation zur Taktperiode,
weil ein Reset oder Set nur wirksam werden kann, wenn in diesem Moment
der Takteingang auf LOW ist (Teilbild 3.4). Dies erreicht man mit der
passiven Differenzierschaltung aus C3 und R7 in Bild 6. Die
Zeitkonstante beträgt 4 µs. Der kleinere negative Impuls (kleine
Graphik) wird durch die begrenzende Wirkung von D3 erzeugt. Dieser
Impuls ist auf dem Oszilloskop kaum sichtbar, da die
D3*C3-Zeitkonstante, wegen dem enorm niedrigen differenziellen
Innenwiderstand von D3, extrem klein und der Quellwiderstand des
Q-Ausganges des vorangehenden D-FlipFlop ebenso sehr klein ist in
Relation zu R7. Wegen der sehr kleinen Ladungsenergie von C3 besteht
kein Anlass für einen Seriewiderstand um die Entladungs-Stromspitze von
C3 zu begrenzen. Gemäss Datenblatt zum CD4013B oder MC14013B beträgt die
minimale Impulsdauer des Taktsignales bei einer Betriebsspannung von +5
VDC 200 ns. Mit 1 µs ist das schon sehr sicher, hier sind es etwa 4 µs.
Zwei unterschiedliche Methoden von retriggerbaren Monoflops!
Bild 7 illustriert diese beiden unterschiedlichen Methoden.
Wie das retriggerbare Dual-Monoflop CD4538B bzw. MC14538B arbeitet,
zeigt das Diagramm 7.1. Als Grundlage dafür dient das Diagramm
Theory of Operation
des CD4538B bzw. MC14538B. Die Monoflop-Zeitdauer (Tmf = Time-monoflop)
wird durch das RC-Glied Rx und Cx bestimmt. Bei diesem integrierten
Monoflop ist die Tmf so definiert, dass die Tmf exakt dem Wert der
Rx*Cx-Zeitkonstante entspricht. Das bedeutet, dass die punktierte
X-Achse zwischen +Ub und GND zwar im mittleren Abstand gezeichnet ist,
in Wirklichkeit jedoch bei 0.63*Ub liegt. Darum steht dort "siehe TEXT".
Der CD4538B bzw. MC14538B arbeitet so, dass mit jedem Retrigger-Impuls
(ansteigende Flanke durch Druck auf Taste DT) die Tmf neu startet,
unabhängig davon wie lange die Taste gedrückt wird. Das sieht man gut
daran, dass unmittelbar mit dem Monoflop-Start oder Monoflop-Restart
(ansteigende Flanke), die Ladekurve von Cx beim GND-Pegel neu beginnt.
Man beobachte dazu das Diagramm mit den Tasten-Impulsen 1 bis 4.
Tastenimpuls 1 zeigt, dass dieser kürzer dauert als die Tmf von z.B.
einer Sekunde. Tastenimpuls 2 startet ebenfalls die Tmf. Dieser Vorgang
wird allerdings durch den Tastenimpuls 3 abgebrochen (darum Tmf*) und
die Tmf startet neu bis zum Schluss, definiert durch Rx*Cx. Das ist der
typische Retrigger-Vorgang dieses Monoflop-IC.
Tastenimpuls 4: Hier drückt jemand länger auf die Taste, als erlaubt
ist. Nämlich länger als die Tmf dauert. Dies hat zur Folge, dass das
Monoflop, mit der scheinbar fallenden Flanke beim Öffnen der Taste,
bereits wieder gestartet wird. Dies passiert, weil der mechanische
Kontakt auch beim Öffnen prellt und nach der ersten fallenden mindestens
eine neue steigende Flanke erzeugt, bevor die letzte fallende Flanke zum
stabilen LOW-Pegel führt. Diese störende steigende Flanke löst die Tmf
aus, obwohl diese hier unerwünscht ist und in einer folgenden Schaltung
zu massiven Problemen führen kann. Im Detail-Diagramm
"zeitgedehnt" sieht man den Vorgang besser. Man kann dieses
Problem hier nur unbefriedigend vermeiden in dem man den Wert von Tmf
erhöht. Allerdings macht sich dies in einer auffallenden Reduktion der
maximal möglichen Tastfrequenz bemerkbar.
Das Diagramm 7.2 bezieht sich auf die Schaltung Entprell-Monoflop in
Bild 6
mit dem Einsatz des Dual-D-Flipflop CD4013B oder MC14013B.
Schon der Tastenimpuls 1 macht es deutlich. Mit der steigenden Flanke an
CLK, wird C1 sofort entladen. Das bleibt so, solange CLK auf HIGH ist,
d.h. die Taste gedrückt wird. Dafür sorgt der Transistor T1, der die
Ladung von C1 verhindert. Erst beim Loslassen der Taste (CLK = LOW),
beginnt der C1-Ladevorgang durch R2. Tmf hat einen Wert von nur 100 ms
und das genügt um die viel kürzere Prelldauer zu überbrücken. Es spielt
dabei keine Rolle wie lange man auf die Taste drückt. Immer dann wenn
man sie loslässt, startet die Tmf zum Entprellen. So hat man es selbst
in der Hand, bzw. im Finger, wie schnell man hintereinander drückt. Bei
einer Tmf von 100 ms beträgt die maximale Tastfrequenz 10 Hz. Diese
Monoflop-Schaltung ist flankengetriggert mit dem D-Flipflop eines
CD4013B oder MC14013B und pegelgetriggert durch die Steuerung mit dem
zusätzlichen Transistor T1. Der CLK-Eingang dieses D-Flipflop reagiert
auf das Prellen des schliessenden Tastenkontaktes nicht, weil der CLK
kann den Q-Ausgang nur auf HIGH setzen, gemäss dem dauerhaften
HIGH-Zustand des D-Einganges. Dieser Prellvorgang hat einen jedoch
unbedeutenden Einfluss auf T1. Die Prelldauer beim Öffnen des Kontaktes
DT verzögert den Start der Ladung von C1 geringfügig. Dadurch kann die
Tmf ganz wenig länger dauern als entsprechend der Dimensionierung von R2
und C1 (Bild 6).
Betrachten wir auch hier im Diagramm 7.2 die Tastenimpulse von 1 bis 4.
Bei den Tastenimpulsen 1 und 4 sieht man wie erst nach dem Ende des
Tastendrucks die Ladung von C1 durch R2 beginnt. Das Ende des
HIGH-Pegels am Q-Ausgang tritt ein, wenn die C1-Ladekurve +Ub/2 knapp
überschreitet. Typisch für einen CMOS-Eingang ohne
Schmitt-Trigger-Funktion. Die Zeit zwischen dem Ende des Tastendrucks
(CLK = LOW) und dem Reset (Q von HIGH nach LOW) ist die Monoflop-Zeit
(Tmf = Time-monoflop). Hier sind es etwa 100 ms. Die Tastenimpulse 2 und
3 zeigen wie die Retrigger-Funktion arbeitet. Der Tastenimpuls 3 erfolgt
vor dem Ende des Tmf, die durch R2*C1 bestimmt ist. Darum an dieser
Stelle die Bezeichnung Tmf*. Tmf* liest man an der selben Stelle auch im
Diagramm 7.1 bei der selben Situation, wo wegen dem Retrigger die Tmf
vorzeitig zurück gesetzt wird.
Zwischen dem Ladevorgang von Cx im Diagramm 7.1 zum Ladevorgang von C1
im Diagramm 7.2 gibt es einen signifikanten Unterschied. Im Diagramm 7.1
wird Cx nach dem Ende des Tmf weiter geladen. Die Cx-Spannung
approximiert +Ub. Die Entladung folgt beim Beginn des Tastendrucks mit
sofortigem anschliessendem Aufladen. Anders beim Diagramm 7.2. und Bild
6. Hier wird am Ende des Tmf C1 über D1 und R3 nach Q (jetzt LOW)
entladen. Wenn später die Taste gedrückt wird, folgt u.U. noch eine
Rest-Entladung durch T1. Unter Umständen deshalb, weil die Entladung von
C1 über D1 und R3 nur so lange blitzschnell (C1*R3 = 180 µs) dauert, bis
an C1 die D1-Schwellenspannung erreicht ist. Unterhalb dieser Spannung
beginnt D1 zu sperren und die Restentladung von C1 erfolgt langsamer
über R2 nach Q (jetzt LOW). Dies verschlechtert die Reproduzierbarkeit
des Tmf nicht, weil bei jedem Start dieses retriggerbaren Monoflop immer
erst C1 durch T1 restlos entladen wird. Da in Diagramm 7.2 (Bild 6) die
Tmf mit 100 ms sehr kurz ist, könnte man auch auf D1 und R3 verzichten,
wenn die Tastfrequenz sehr niedrig ist, z.B. maximal alle paar Sekunden
eine Betätigung der Taste. Die Teil- und Restentladung erkennt man an
kleinen Abstufungen mit den Bezeichnungen y und z (z = Taste DT
gedrückt).
Die Katze aus dem Sack
Bild 8 zeigt wozu die Schaltung in
Bild 6
eingesetzt werden kann. Die Schaltung aus Bild 6 ist in Bild 8
eingebettet. Der Ausgang Ua steuert den NPN-Transistor T1 und dieser den
PNP-Transistor T2, der die nachfolgende batteriegespiesene
Kleinschaltung, angeschlossen an +Ub, mit der 9-VDC-Blockbatterie
verbindet.
Ein Druck auf die Taste schaltet die nachfolgende Schaltung ein und ein
zweiter Druck wieder aus. Erfolgt kein zweiter Tastendruck innerhalb der
Monoflopzeit Tmf von etwa 5 Minuten, beendet diese Monoflopfunktion die
Betriebsdauer der nachfolgenden Schaltung. Diese 5 Minuten können durch
Variation von R4 und/oder C2 (Bild 6) verändert werden.
Wozu braucht es die Kleinleistungsdiode D1? Sie dient dem
Verpolungsschutz. Man kann eine 9-VDC-Blockbatterie zwar falsch gepolt
nicht einsetzen, aber kontaktieren eben schon und dies würde ausreichen
um die Schaltung zu zerstören. Mit dem Kurzschlusstrom durch D1 wird
dies wirksam verhindert. Die zweite Kleinleistungsdiode D2 verhindert,
dass ein kurzzeitiger Rückstrom von +Ub über T2 und T1 in die Schaltung
(Bild 6) fliessen kann. Dies ist möglich, wenn die Batterie
ausgeschaltet oder von der Schaltung getrennt wird, und sich Elkos in
der externen Schaltung entladen. Das gilt auch hier für C3.
Durch die Wahl eines leistungsfähigeren Transistors T2 kann auch ein
grösserer Strom an +Ub ein- und ausgeschaltet werden, wobei dann auch
die Schaltung mit T1 angepasst werden müsste. Damit beim Einschalten der
nachfolgenden Schaltung der Spitzenladestrom in C3, der, je nach
angeschlossener Schaltung, auch einen grösseren Wert haben könnte, für
T2 nicht gefährlich hoch wird, sorgt die Stromanstiegsverzögerung,
bestehend aus R1, C2 und R2. Diese Schaltung "federt" den Ladevorgang
von C3 genügend ab. Auch mit dieser "Abfederung" lässt sich
experimentieren. C3 ist an gezeigter Stelle nicht zwingend nötig, falls
die Folgeschaltung ausreichend kapazitive Blockmassnahmen enthält.
Ausblick: Die gesamte Schaltung ist beliebig modifizierbar. Es
ist auch möglich anstelle des bipolaren Transistors T2 einen
Lowpower-MOSFET (p-Kanal) einzusetzen, wobei man beachten muss, dass bei
einer Batterie- oder Netzteilspannung von 9 VDC und weniger, R_ds_on
nicht optimal sein kann. Natürlich muss man dann auch den ganzen Rest
der Schaltung anpassen. Dies in diesem Elektronik-Minikurs zu vertiefen,
würde den Rahmen sprengen.
Ist die Schaltung im ausgeschalteten Zustand wirklich stromlos?
Wenn T1 und T2 in Bild 8 offen sind, ist +Ub spannungsfrei und stromlos bei angeschlossener Last. Aber wie sieht es mit der Schaltung in Bild 6 aus? Dazu noch einmal die Schaltung in Bild 6:
Langzeit-MonoFlipflop D-FF2: Im inaktiven ausgeschalteten Zustand
ist Ua auf LOW-Pegel, also identisch mit GND. Durch R4 fliesst kein
Strom und der Reseteingang R ist durch R4 und durch die vollständige
Entladung von C2 eindeutig auf LOW gesetzt. /Q liegt auf HIGH und ist
mit D verbunden. Deswegen fliesst aber kein Strom, weil ein CMOS-Eingang
bei korrektem Logikpegel immer extremst hochohmig ist, vorausgesetzt die
Schaltung steht unter Betriebsspannung +Ub. Der CLK-Eingang ist mit R7
auf LOW gesetzt.
Entprell-Monoflop D-FF1: Die selben Überlegungen betrifft die
Monoflopschaltung im linken Teil in Bild 6. Die Taste ist im Ruhezustand
offen und der CLK-Eingang ist mit R1 auf LOW definiert. Q ist auf LOW,
weil ein HIGH-Pegel zuvor, durch das Aufladen von C1 ein HIGH auf den
Reset-Eingang legt und einen Reset auslöst, Q auf LOW setzt und C1
entladet. Der Reset-Eingang ist wegen R2 und Q = LOW ebenfalls auf LOW
gesetzt. Somit fliesst nirgends ein Strom, ausser der vernachlässigbar
niedrige Reststrom in die Speisung des IC, der gemäss Datenblatt mit
maximal 2 µA bei 25 Grad Celsius angegeben ist. Bei einer
Batteriekapazität von 400 mAh, welche für eine
9-VDC-Block-Alkalimanganbatterie typisch ist, beträgt die theoretische
Lebensdauer, wenn die Schaltung inaktiv ist, 200'000 Stunden, was
beinahe 23 Jahre sind, - wäre da der Selbstentladungsstrom der Batterie
nicht höher als diese 2 µA.
Datenblätter, Application-Notes und Grundlagen
- CD4013B
- MC14013B
- CD4538B
- MC14538B
- CMOS-Linear-Applications AN-88
- Prellfreier Schalter / Taster entprellen (ELKO-Grundlagen)
Thomas Schaerer, 06.05.2001 ; 29.04.2002 ; 14.03.2003(dasELKO) ; 17.12.2003 ; 04.12.2004 ; 14.02.2006 ; 15.12.2008; 11.11.2012 ; 04.08.2014 ; 02.03.2015a